燦(can)芯半(ban)導(dao)體(ti)的(de)(de)(de)首個65納米芯片(pian)設計在(zai)(zai)預定(ding)時(shi)間表內按時(shi)成(cheng)功(gong)完成(cheng)設計，并一(yi)次(ci)流片(pian)成(cheng)功(gong)。這次(ci)也是燦(can)芯第一(yi)次(ci)采(cai)用臺積(ji)電65納米工(gong)藝制程(cheng)的(de)(de)(de)設計流程(cheng)的(de)(de)(de)項(xiang)目(mu)。無論(lun)在(zai)(zai)芯片(pian)的(de)(de)(de)復雜度和項(xiang)目(mu)時(shi)間進度而言，都堪稱(cheng)具有挑戰(zhan)的(de)(de)(de)設計項(xiang)目(mu)。該項(xiang)目(mu)是由燦(can)芯和Open–Silicon在(zai)(zai)上海(hai)通力合作完成(cheng)的(de)(de)(de)。
燦芯資訊