YouDDR
高(gao)速接口解決(jue)方(fang)案
具有知識(shi)產(chan)權(quan)的YouDDR先進技(ji)術
燦芯半(ban)導(dao)體提(ti)(ti)供(gong)的(de)(de)(de)(de)(de)YouDDR技術(shu)是一(yi)個完整(zheng)的(de)(de)(de)(de)(de)子系(xi)統，它(ta)不僅包括(kuo)DDR控(kong)制器（controller），物理層（PHY）和(he)接(jie)口單元（I/O），而且包括(kuo)特別開發(fa)的(de)(de)(de)(de)(de)調試(shi)和(he)測試(shi)軟件。該方案(an)可(ke)支(zhi)持(chi)(chi)LPDDR2、 DDR3、LPDDR3、DDR4和(he)LPDDR4/4x等(deng)應(ying)用，支(zhi)持(chi)(chi)從667Mbps 到4266Mbps的(de)(de)(de)(de)(de)數據傳(chuan)輸(shu)(shu)速率(lv)。YouDDR創造了一(yi)個無法超(chao)越的(de)(de)(de)(de)(de)集高速率(lv)與低功耗(hao)性能于一(yi)體的(de)(de)(de)(de)(de)DDR。其特有的(de)(de)(de)(de)(de)動態自(zi)校準(zhun)邏輯（DSCL）和(he)動態自(zi)適應(ying)位校準(zhun)技術(shu)(DABC)，可(ke)自(zi)動補(bu)償芯片級(ji)、封裝級(ji)、板級(ji)和(he)存儲器級(ji)別的(de)(de)(de)(de)(de)工藝(yi)/電壓/溫度（PVT）波動而產生的(de)(de)(de)(de)(de)器件性能差異(yi)，以(yi)及實現傳(chuan)輸(shu)(shu)字節間(jian)的(de)(de)(de)(de)(de)斜交自(zi)動補(bu)償。YouDDR可(ke)以(yi)為客戶提(ti)(ti)供(gong)高性能、低功耗(hao)、較小面積(ji)和(he)較快上(shang)市時間(jian)的(de)(de)(de)(de)(de)DDR接(jie)口IP方案(an)。
DDR子系統核心特征：
DDR控制器
符合DFI 4.0的(de) DDR控制(zhi)器架構(gou)，具有高度靈活性且可定制(zhi)
支持(chi)包含AXI, AHB 和FIFO-based等接(jie)口在內的可高達32種目(mu)標接(jie)口
用戶可定制的仲裁控制器(scheduler)
DDR PHY
支持多列DRAM變化補償
完整的(de)DDR協議training
- CA training
- DQ read training
- DQ write training
- Write leveling
- Vref training
PHY與(yu)(yu)DFI 4.0 兼(jian)容(rong)，并(bing)可向下(xia)兼(jian)容(rong)DFI標準，以方便客戶與(yu)(yu)原(yuan)有的早期DFI版本兼(jian)容(rong)集成(cheng)
PHY包含動態自校準邏輯(ji)（DSCL）技術
- 可(ke)以根據(ju)由制造工(gong)藝引起(qi)的(de)靜態變(bian)量(liang)和使用溫度、電壓(ya)和數據(ju)模式引起(qi)的(de)動態變(bian)量(liang)，自動補(bu)償DDR接口時序(xu)
PHY包含動態自適應位校準（DABC）技術(shu)
- 自動補(bu)償每條(tiao)lane中的各個位（bit）的差(cha)異
動態自校準邏輯(ji)可以提供最低可達0.5 – 1時鐘周期的PHY延時
動態自校準邏輯可通過硬件流程(cheng)快速完成系統配置
ATC（自動跟蹤和補償）技(ji)術
- DLL 的 ATC
- 往返的 ATC
- Read-DQ-Eye 的 ATC
更高的長期系統穩定(ding)性
提供靈活的PHY布圖(tu)，以達到業界最(zui)小的PHY面積
PHY和可(ke)配(pei)置(zhi)的IO可(ke)以harden到一起便于應用(yong)
Combo PHY可(ke)選項包括(kuo):
- DDR2/DDR3 PHY Combo
- LPDDR2/DDR3 PHY Combo
- LPDDR2/LPDDR3/DDR3 PHY Combo
- DDR3/DDR4 PHY Combo
- LPDDR34/DDR34 PHY Combo
- LPDDR34/DDR4 PHY Combo
;- LPDDR34(x)/DDR4 PHY Combo
DDR I/O
高性(xing)能，低抖動DDR IO
低功耗/面積小
通過硅驗證
IP交付和設計支持
DDR控制器作(zuo)為RTL交付(fu)，而PHY和(he)IO作(zuo)為加(jia)固(gu)宏指令交付(fu)，以(yi)適應目標芯片平面(mian)和(he)面(mian)板。如有(you)需求(qiu)，燦芯半(ban)導體可以(yi)交付(fu)完全加(jia)固(gu)的DDR子(zi)系統（控制器，PHY以(yi)及(ji)IO）
PHY交付物
網(wang)表(biao), SDF, LEF, LIB, Verilog，定時報告及(ji)技術文(wen)檔(dang)。
技術指導
燦芯為DDR IP提供完整的版(ban)圖和集成(cheng)指(zhi)南(nan)，并在流片前(qian)對(dui)DDR子(zi)系統實現進行了技術評(ping)估。
技術支(zhi)持在硅驗證(zheng)后(hou)也(ye)會繼續提(ti)供。
LPDDR4-4266 眼圖
