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YouIP
YouDDR

  高速接(jie)口解決方(fang)案

具有專利(li)的YouPHY-DDR先進技術

燦芯半導(dao)體提供的YouPHY-DDR技術(shu)是一(yi)個(ge)完整的子系統，它不僅包(bao)括DDR控制器(qi)（controller），物理層(ceng)（PHY）和接口單元（I/O），而(er)(er)且包(bao)括特別開發的調(diao)試和測試軟件(jian)。該方(fang)案可(ke)(ke)支持(chi)LPDDR2、 DDR3、LPDDR3、DDR4、LPDDR4和DDR5等應用，支持(chi)從667Mbps 到(dao)4800Mbps的數據傳輸速率(lv)。YouPHY-DDR是基于中芯國際從130納米到(dao)14納米的各種先進工藝而(er)(er)開發，創造了一(yi)個(ge)無法(fa)超越的集高速率(lv)與(yu)低功耗(hao)(hao)性能(neng)于一(yi)體的DDR。其特有的動(dong)態(tai)自校(xiao)準(zhun)邏(luo)輯（DSCL）和動(dong)態(tai)自適應位校(xiao)準(zhun)技術(shu)(DABC)，可(ke)(ke)自動(dong)補償(chang)芯片級、封裝級、板(ban)級和存儲器(qi)級別的工藝/電壓/溫(wen)度(du)（PVT）波動(dong)而(er)(er)產生的器(qi)件(jian)性能(neng)差異，以(yi)及實現傳輸字節(jie)間(jian)的斜(xie)交自動(dong)補償(chang)。YouPHY-DDR可(ke)(ke)以(yi)為客(ke)戶提供最(zui)高性能(neng)、最(zui)低功耗(hao)(hao)、最(zui)小面積和最(zui)快(kuai)上市(shi)時間(jian)的DDR接口IP方(fang)案。


DDR子系統核心特征：


 DDR控制器

  • 符合DFI 4.0的 DDR控制(zhi)器(qi)架構，具有(you)高度靈活性且可定(ding)制(zhi)

  • 支持包含AXI, AHB 和FIFO-based等接(jie)口在(zai)內的可高達(da)32種目(mu)標接(jie)口

  • 用戶可定(ding)制的(de)仲裁控制器(scheduler)

 

 DDR PHY

  • 完整(zheng)的DDR協議training

?  CA training

?   DQ read training

?   DQ write training

?   Write leveling

?   Vref training

  • PHY與DFI 4.0 兼容，并可向(xiang)下兼容DFI標準(zhun)，以方便客戶與原有(you)的早期DFI版本兼容集成

  • PHY包含動態自校準邏輯（DSCL）技術(shu)

?  可以根據由制造工藝引(yin)起的靜態(tai)變量和使用溫度(du)、電壓和數(shu)據模式(shi)引(yin)起的動態(tai)變量，自動補償DDR接(jie)口(kou)時序

  • PHY包(bao)含(han)動態自適應位校(xiao)準（DABC）技術

?  自動補(bu)償每條(tiao)lane中的(de)各個(ge)位（bit）的(de)差異

  • 動態(tai)自校準邏(luo)輯可(ke)以(yi)提供(gong)最低可(ke)達0.5 – 1時鐘周期的PHY延時

  • 動態自校準邏輯(ji)可通(tong)過硬件流(liu)程快速(su)完成系統配置

  • 更高的長期系統(tong)穩定(ding)性

  • 提供靈活(huo)的PHY布(bu)圖，以達到業(ye)界最小(xiao)的PHY面積(ji)

  • PHY和可配置的IO可以harden到一起(qi)便于(yu)應用

  • Combo PHY可選項包括(kuo):

?  DDR2/DDR3 PHY Combo

?  LPDDR2/DDR3 PHY Combo

?  LPDDR2/LPDDR3/DDR3 PHY Combo

?  DDR3/DDR4 PHY Combo

?  LPDDR3/4 + DDR3 PHY Combo

 

 DDR I/O

  • 高性(xing)能(neng)，低抖(dou)動DDR IO

  • 低功耗/面積小

  • 通過硅驗證

 


IP交付和設計支持


DDR控制(zhi)(zhi)器(qi)作為RTL交(jiao)付，而PHY和(he)IO作為加固宏指令交(jiao)付，以(yi)適應目標芯片平面和(he)面板。如有需求，燦芯半導體可以(yi)交(jiao)付完(wan)全加固的DDR子系(xi)統(tong)（控制(zhi)(zhi)器(qi)，PHY以(yi)及IO）


PHY交付物

網表, SDF, LEF, LIB, Verilog，定時報告(gao)及技術(shu)文檔。 

IO交付物

所有PHY交付物的框架指(zhi)導和評估(gu) 

技術指導

燦芯為DDR IP提供(gong)(gong)完整的版圖和集成指(zhi)南，并在流片前對DDR子系統實(shi)現進行了(le)技術(shu)評估(gu)。技術(shu)支持在硅驗證后也會(hui)繼續提供(gong)(gong)。

LPDDR4-4266 眼(yan)圖(tu)