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YouIP
YouDDR

  高速接口解決方(fang)案

具有專利的YouPHY-DDR先進技術(shu)

燦芯(xin)半(ban)導體提(ti)供的(de)(de)(de)(de)YouPHY-DDR技術是(shi)一個(ge)完整的(de)(de)(de)(de)子系統(tong)，它不(bu)僅包括(kuo)DDR控(kong)制器（controller），物理層（PHY）和(he)接口單(dan)元（I/O），而且包括(kuo)特別(bie)開(kai)發的(de)(de)(de)(de)調試(shi)和(he)測試(shi)軟件。該(gai)方(fang)(fang)案可(ke)(ke)支持(chi)LPDDR2、 DDR3、LPDDR3、DDR4、LPDDR4和(he)DDR5等應用(yong)，支持(chi)從667Mbps 到(dao)4800Mbps的(de)(de)(de)(de)數據(ju)傳(chuan)輸(shu)速(su)率。YouPHY-DDR是(shi)基于(yu)中芯(xin)國際(ji)從130納米到(dao)14納米的(de)(de)(de)(de)各(ge)種先進工藝而開(kai)發，創造了(le)一個(ge)無法超越(yue)的(de)(de)(de)(de)集高(gao)速(su)率與低功(gong)耗(hao)性能(neng)于(yu)一體的(de)(de)(de)(de)DDR。其(qi)特有(you)的(de)(de)(de)(de)動(dong)態(tai)自(zi)校準(zhun)(zhun)邏輯（DSCL）和(he)動(dong)態(tai)自(zi)適應位校準(zhun)(zhun)技術(DABC)，可(ke)(ke)自(zi)動(dong)補償芯(xin)片(pian)級(ji)、封裝級(ji)、板級(ji)和(he)存儲器級(ji)別(bie)的(de)(de)(de)(de)工藝/電(dian)壓(ya)/溫度（PVT）波動(dong)而產生的(de)(de)(de)(de)器件性能(neng)差異，以(yi)及實現(xian)傳(chuan)輸(shu)字節間的(de)(de)(de)(de)斜(xie)交自(zi)動(dong)補償。YouPHY-DDR可(ke)(ke)以(yi)為(wei)客戶提(ti)供最高(gao)性能(neng)、最低功(gong)耗(hao)、最小面積和(he)最快(kuai)上市時間的(de)(de)(de)(de)DDR接口IP方(fang)(fang)案。


DDR子系統核心特征：


 DDR控制器

  • 符合DFI 4.0的 DDR控制器架構(gou)，具有高(gao)度靈活性且可定(ding)制

  • 支持包(bao)含AXI, AHB 和FIFO-based等接口(kou)在內(nei)的可高(gao)達32種(zhong)目標接口(kou)

  • 用(yong)戶可定制(zhi)的仲裁控(kong)制(zhi)器(qi)(scheduler)

 

 DDR PHY

  • 完整的DDR協議training

?  CA training

?   DQ read training

?   DQ write training

?   Write leveling

?   Vref training

  • PHY與DFI 4.0 兼(jian)容(rong)，并可向(xiang)下兼(jian)容(rong)DFI標(biao)準，以方便客戶與原有的早(zao)期DFI版本兼(jian)容(rong)集成

  • PHY包含動態自(zi)校(xiao)準邏輯（DSCL）技術

?  可以根據由制造工(gong)藝引起的靜態變量(liang)和(he)使用溫度、電壓和(he)數據模(mo)式引起的動態變量(liang)，自(zi)動補償DDR接口時序

  • PHY包含動態自適應(ying)位校(xiao)準（DABC）技(ji)術

?  自動補償每條lane中的(de)各個(ge)位（bit）的(de)差(cha)異

  • 動(dong)態自校準(zhun)邏輯可以提(ti)供最(zui)低可達0.5 – 1時(shi)(shi)鐘周期的PHY延時(shi)(shi)

  • 動態自(zi)校(xiao)準邏(luo)輯(ji)可通過硬件流程快(kuai)速完成(cheng)系(xi)統配(pei)置

  • 更高的長期系統穩定(ding)性(xing)

  • 提供靈活的PHY布圖(tu)，以達到業界最小的PHY面(mian)積

  • PHY和可(ke)配(pei)置的IO可(ke)以harden到(dao)一(yi)起便于應用(yong)

  • Combo PHY可(ke)選(xuan)項(xiang)包(bao)括:

?  DDR2/DDR3 PHY Combo

?  LPDDR2/DDR3 PHY Combo

?  LPDDR2/LPDDR3/DDR3 PHY Combo

?  DDR3/DDR4 PHY Combo

?  LPDDR3/4 + DDR3 PHY Combo

 

 DDR I/O

  • 高性(xing)能，低抖動DDR IO

  • 低功耗/面積小

  • 通過硅驗證

 


IP交付和設計支持


DDR控制(zhi)器作為RTL交付，而PHY和IO作為加固(gu)宏指令交付，以(yi)適應目標芯片平(ping)面和面板。如有需求，燦芯半導體可(ke)以(yi)交付完(wan)全(quan)加固(gu)的DDR子系統（控制(zhi)器，PHY以(yi)及IO）


PHY交付物

網表(biao), SDF, LEF, LIB, Verilog，定時報告及技術文檔。 

IO交付物

所(suo)有PHY交付(fu)物的框架指導和(he)評估 

技術指導

燦芯為(wei)DDR IP提供完整的版圖和(he)集成(cheng)指南，并(bing)在流(liu)片前(qian)對DDR子(zi)系(xi)統(tong)實現(xian)進行了(le)技術評估。技術支持在硅驗證(zheng)后也會繼續提供。

LPDDR4-4266 眼圖